HMC7044 带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器

应用

HMC7044是一款高性能双环路整数N分频抖动衰减器，能够选择参考并生成超低相位噪声的频率，支持配有并行或串行（JESD204B型）接口的高速数据转换器。 HMC7044具有两个可通过SPI选择的整数模式PLL和交叠的片内VCO，调谐范围分别达2.5 GHz和3 GHz。该器件旨在满足GSM和LTE基站设计的要求，并通过多种时钟管理和分配特性来简化基带和无线电卡时钟树的设计。 HMC7044提供14路低噪声且可配置的输出，可以灵活地与许多不同器件接口，包括数据转换器、现场可编程门阵列(FPGA)和混频器本振(LO)。

HMC7044的DCLK和SYSREF时钟输出可配置来支持CML、LVDS、LVPECL和LVCMOS等信号标准，不同的偏置设置则可抵消变化的板插入损耗。

产品特点和性能优势

超低rms抖动：典型值：44 fs（12 kHz至20 MHz，2457.6 MHz）
噪底： −156 dBc/Hz (2457.6 MHz)
低相位噪声： −141.7 dBc/Hz（800 kHz时，983.04 MHz输出）
PLL2最多提供14路LVDS、LVPECL或CML型器件时钟(DCLK)
CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUT最高频率达3200 MHz

JESD204B兼容系统参考(SYSREF)脉冲
25 ps模拟延迟和½ VCO周期数字延迟，14个时钟输出通道各自都能对延迟进行编程
相位噪声与功耗的关系可通过SPI编程
SYSREF有效中断可简化JESD204B同步
窄带、双核VCO
欲了解更多特性，请参考数据手册

时钟与定时

时钟发生器

航空航天和防务

解决方案

IBIS模型

HMC7044 IBIS Model .IBS

数据手册

文档	备注
HMC7044: High Performance, 3.2 GHz, 14-Output Jitter Attenuator with JESD204B Data Sheet (Rev. A)	PDF 1.63 M

用户手册

文档	备注
UG-826: Evaluating the HMC7044 Dual Loop Clock Jitter Cleaner (Rev. 0)	PDF 855.28 K

订购信息

产品型号	封装	包装数量	温度范围	美金报价 100-499	美金报价 1000+	RoHS
HMC7044LP10BE 量产	68 ld QFN (10x10mm w/6.3mm)	OTH 50	-40 至 85至	17.15	12.75	Y
HMC7044LP10BETR 量产	68 ld QFN (10x10mm w/6.3mm)	REEL 500	-40 至 85至	17.15	12.75	Y