74AUP1G32GW: 低功耗2输入或门
74AUP1G32提供单路2输入或功能。
所有输入处的施密特触发器动作使电路容许整个0.8 V至3.6 V VCC范围内较慢的输入上升和下降时间。
该器件可确保整个0.8 V至3.6 V VCC范围内的极低静态和动态功耗。
该器件完全适合使用IOFF的局部掉电应用。IOFF电路可禁用输出，防止掉电时破坏性回流电流通过该器件。
74AUP1G32GW: 产品结构框图
Outline 3d SOT353-1
数据手册 (1)
| 名称/描述 | Modified Date |
|---|---|
| Low-power 2-input OR-gate (REV 7.0) PDF (344.0 kB) 74AUP1G32 [English] | 08 Jul 2013 |
应用说明 (3)
| 名称/描述 | Modified Date |
|---|---|
| Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English] | 13 Mar 2013 |
| Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English] | 06 May 2011 |
| PicoGate Logic footprints (REV 1.0) PDF (87.0 kB) AN10161 [English] | 30 Oct 2002 |
手册 (3)
| 名称/描述 | Modified Date |
|---|---|
| 電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English] | 16 Feb 2015 |
| NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English] | 13 Oct 2014 |
| Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English] | 20 May 2014 |
选型工具指南 (2)
| 名称/描述 | Modified Date |
|---|---|
| ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English] | 19 Nov 2015 |
| Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English] | 08 Jan 2015 |
封装信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| plastic thin shrink small outline package; 5 leads; body width 1.25 mm (REV 1.0) PDF (223.0 kB) SOT353-1 [English] | 08 Feb 2016 |
包装 (1)
| 名称/描述 | Modified Date |
|---|---|
| TSSOP5; Reel pack; SMD, 7"; Q3 Reversed product orientation; Orderable part number ending, 125 or H; Ordering code... (REV 1.0) PDF (257.0 kB) SOT353-1_125 [English] | 15 May 2013 |
支持信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| MAR_SOT353 Topmark (REV 1.0) PDF (103.0 kB) MAR_SOT353 [English] | 03 Jun 2013 |
IBIS
- 74AUP1G32 IBIS model (REV 1.0) ibs AUP1G32 12/15/2014
订购信息
| 型号 | 状态 | Family | VCC (V) | 功能 | Logic switching levels | 类型 | 说明 | Output drive capability (mA) | Package version | tpd (ns) | fmax (MHz) | No of bits | Power dissipation considerations | Tamb (Cel) | Rth(j-a) (K/W) | Ψth(j-top) (K/W) | Rth(j-c) (K/W) | Package name | No of pins |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G32GW | Active | AUP | 1.1 - 3.6 | OR gates | CMOS | OR gates | single 2-input OR gate | +/- 1.9 | SOT353-1 | 7.9 | 70 | 1 | ultra low | -40~125 | 309 | 79.2 | 179 | TSSOP5 | 5 |
封装环保信息
| 产品编号 | 封装说明 | Outline Version | 回流/波峰焊接 | 包装 | 产品状态 | 部件编号订购码 (12NC) | Marking | 化学成分 | RoHS / 无铅 / RHF | 无铅转换日期 | EFR | IFR(FIT) | MTBF（小时） | MSL | MSL LF |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G32GW | | SOT353-1 | Reel 7" Q3/T4, Reverse | Active | 74AUP1G32GW,125 (9352 790 26125) | pG | 74AUP1G32GW |    | Always Pb-free | 0.0 | 3.29 | 3.04E8 | 1 | 1 |
- Low-power 2-input OR-gate 74AUP1G32GW
- Sorting through the low voltage logic maze 74LVC_H_245A_Q100
- Pin FMEA for AUP family 74AUP1T34GW-Q100
- PicoGate Logic footprints NX3L4684
- 電圧レベルシフタ 74AVC16245DGG-Q100
- NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100
- Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
- ロジック製品セレクションガイド... 74LVC_H_245A_Q100
- Logic selection guide 2016 74LVC_H_245A_Q100
- MAR_SOT353 Topmark 74LVC1G17_Q100
- 74AUP1G32 IBIS model 74AUP1G32GW
- plastic thin shrink small outline package; 5 leads; body width 1.25 mm 74LVC1G17_Q100
- TSSOP5; Reel pack; SMD, 7"; Q3 Reversed product orientation; Orderable part number ending, 125 or H; Ordering code... 74LVC1G17_Q100
- 74HC_T_2G32
- XC7SH14
