74AUP1G373GS: 低压D型透明锁存器；3态
74AUP1G373提供带3态输出的单路D型透明锁存器。锁存使能(LE)输入为高电平时，Q输出跟随数据(D)输入。针脚LE为低电平时，锁存器存储针脚LE从高电平跃迁至低电平前的一个设置时间在D输入处出现的信息。针脚OE为低电平时，锁存器的内容可在输出处获取。针脚OE为高电平时，输出转为高阻抗关断状态。输入针脚OE的操作不会影响锁存器的状态。
所有输入处的施密特触发器动作使电路容许整个0.8 V至3.6 V VCC范围内较慢的输入上升和下降时间。
该器件可确保整个0.8 V至3.6 V VCC范围内的极低静态和动态功耗。
该器件完全适合使用IOFF的局部掉电应用。IOFF电路可禁用输出，防止掉电时破坏性回流电流通过该器件。
74AUP1G373GS: 产品结构框图
sot1202_3d
数据手册 (1)
| 名称/描述 | Modified Date |
|---|---|
| Low-power D-type transparent latch; 3-state (REV 6.0) PDF (226.0 kB) 74AUP1G373 [English] | 04 Jul 2012 |
应用说明 (3)
| 名称/描述 | Modified Date |
|---|---|
| Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English] | 13 Mar 2013 |
| A metastability primer (REV 1.0) PDF (40.0 kB) AN219 [English] | 13 Mar 2013 |
| Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English] | 06 May 2011 |
手册 (3)
| 名称/描述 | Modified Date |
|---|---|
| 電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English] | 16 Feb 2015 |
| NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English] | 13 Oct 2014 |
| Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English] | 20 May 2014 |
选型工具指南 (2)
| 名称/描述 | Modified Date |
|---|---|
| ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English] | 19 Nov 2015 |
| Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English] | 08 Jan 2015 |
封装信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| XSON6: extremely thin small outline package; no leads; 6 terminals; body 1.0 x 1.0 x 0.35 mm (REV 1.0) PDF (192.0 kB) SOT1202 [English] | 08 Feb 2016 |
包装 (1)
| 名称/描述 | Modified Date |
|---|---|
| Reversed product orientation 12NC ending 132 (REV 2.0) PDF (92.0 kB) SOT1202_132 [English] | 04 Apr 2013 |
支持信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| MAR_SOT1202 Topmark (REV 1.0) PDF (49.0 kB) MAR_SOT1202 [English] | 03 Jun 2013 |
IBIS
- aup1g373 IBIS model (REV 2.0) ibs AUP1G373 12/22/2014
订购信息
| 型号 | 状态 | Family | VCC (V) | 功能 | Logic switching levels | 说明 | Output drive capability (mA) | Package version | tpd (ns) | No of bits | Power dissipation considerations | Tamb (Cel) | Rth(j-a) (K/W) | Ψth(j-top) (K/W) | Rth(j-c) (K/W) | Package name | No of pins |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G373GS | Active | AUP | 1.1 - 3.6 | Latches/registered drivers | CMOS | single D-type transparent latch (3-state) | +/- 1.9 | SOT1202 | 8.5 | 1 | ultra low | -40~125 | 272 | 14.8 | 177 | XSON6 | 6 |
封装环保信息
| 产品编号 | 封装说明 | Outline Version | 回流/波峰焊接 | 包装 | 产品状态 | 部件编号订购码 (12NC) | Marking | 化学成分 | RoHS / 无铅 / RHF | 无铅转换日期 | MSL | MSL LF |
|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G373GS | | SOT1202 | Reel 7" Q1/T1, Q3/T4 | Active | 74AUP1G373GS,132 (9352 928 63132) | aW | 74AUP1G373GS |    | Always Pb-free | 1 | 1 |
- Low-power D-type transparent latch; 3-state 74AUP1G373GW
- Sorting through the low voltage logic maze 74LVC_H_245A_Q100
- A metastability primer 74AHC573PW
- Pin FMEA for AUP family 74AUP1T34GW-Q100
- 電圧レベルシフタ 74AVC16245DGG-Q100
- NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100
- Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
- ロジック製品セレクションガイド... 74LVC_H_245A_Q100
- Logic selection guide 2016 74LVC_H_245A_Q100
- MAR_SOT1202 Topmark NCX2200GS
- aup1g373 IBIS model 74AUP1G373GW
- XSON6: extremely thin small outline package; no leads; 6 terminals; body 1.0 x 1.0 x 0.35 mm NCX2200GS
- Reversed product orientation 12NC ending 132 NTS0101
- 74AVCM162836DGG
- 74LVC2G17
