74AUP1G79GW: 低功耗D型触发器；正沿触发器 _ BDTIC 中国领先电子元器件代理商

74AUP1G79GW: 低功耗D型触发器；正沿触发器

74AUP1G79提供单路正沿触发D类触发器。数据输入处的信息会在时钟脉冲从低到高转换时被传输到Q输出。在时钟从低到高转换前的某个建立时间，D输入必须保持稳定，以进行可预测操作。

所有输入的施密特触发器动作使电路在0.8 V至3.6 V的整个VCC范围内容许较缓慢的输入上升时间和下降时间。

该器件可确保在0.8 V至3.6 V的整个VCC范围内具有极低的静态和动态功耗。

该器件完全指定用于使用IOFF的部分掉电应用。IOFF电路可禁用输出，从而防止掉电时电流回流对器件造成的损坏。

74AUP1G79GW: 产品结构框图

74AUP1G79GW: 应用结构框图

74AUP1G79GW: 应用结构框图

Outline 3d SOT353-1

数据手册 (1)

名称/描述	Modified Date
Low-power D-type flip-flop; positive-edge trigger (REV 6.0) PDF (369.0 kB) 74AUP1G79 [English]	28 Jun 2012

应用说明 (3)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English]	06 May 2011
PicoGate Logic footprints (REV 1.0) PDF (87.0 kB) AN10161 [English]	30 Oct 2002

手册 (3)

名称/描述	Modified Date
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]	16 Feb 2015
NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English]	13 Oct 2014
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]	20 May 2014

选型工具指南 (2)

名称/描述	Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]	19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]	08 Jan 2015

封装信息 (1)

名称/描述	Modified Date
plastic thin shrink small outline package; 5 leads; body width 1.25 mm (REV 1.0) PDF (223.0 kB) SOT353-1 [English]	08 Feb 2016

包装 (1)

名称/描述	Modified Date
TSSOP5; Reel pack; SMD, 7"; Q3 Reversed product orientation; Orderable part number ending, 125 or H; Ordering code... (REV 1.0) PDF (257.0 kB) SOT353-1_125 [English]	15 May 2013

支持信息 (1)

名称/描述	Modified Date
MAR_SOT353 Topmark (REV 1.0) PDF (103.0 kB) MAR_SOT353 [English]	03 Jun 2013

IBIS

74AUP1G79 IBIS model (REV 1.0) ibs AUP1G79 12/15/2014

订购信息

型号	状态	Family	功能	V_CC (V)	Logic switching levels	说明	Package version	Output drive capability (mA)	t_pd (ns)	f_max (MHz)	Power dissipation considerations	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74AUP1G79GW	Active	AUP	D-type flip-flops	1.1 - 3.6	CMOS	positive-edge trigger	SOT353-1	+/- 1.9	9.1	400	ultra low	-40~125	309	79.2	179	TSSOP5	5

封装环保信息

产品编号	封装说明	Outline Version	回流/波峰焊接	包装	产品状态	部件编号订购码 (12NC)	Marking	化学成分	RoHS / 无铅 / RHF	无铅转换日期	EFR	IFR(FIT)	MTBF（小时）	MSL	MSL LF
74AUP1G79GW		SOT353-1		Reel 7" Q3/T4, Reverse	Active	74AUP1G79GW,125 (9352 790 46125)	pP	74AUP1G79GW		Always Pb-free	0.0	3.29	3.04E8	1	1

Low-power D-type flip-flop; positive-edge trigger 74AUP1G79GX

Sorting through the low voltage logic maze 74LVC_H_245A_Q100

Pin FMEA for AUP family 74AUP1T34GW-Q100

PicoGate Logic footprints NX3L4684

電圧レベルシフタ 74AVC16245DGG-Q100

NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100

Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100

ロジック製品セレクションガイド... 74LVC_H_245A_Q100

Logic selection guide 2016 74LVC_H_245A_Q100

MAR_SOT353 Topmark 74LVC1G17_Q100

74AUP1G79 IBIS model 74AUP1G79GX

plastic thin shrink small outline package; 5 leads; body width 1.25 mm 74LVC1G17_Q100

TSSOP5; Reel pack; SMD, 7"; Q3 Reversed product orientation; Orderable part number ending, 125 or H; Ordering code... 74LVC1G17_Q100

74AVCM162836DGG

74LVC1G79

XC7SH14

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