74AUP1G97GN: 低功耗可配置多功能门
74AUP1G97提供多个可配置的函数。输出状态由3位输入的八个模式确定。用户可选择逻辑函数“多路复用”、“与”、“或”、“与非”、“或非”、反相器和缓冲器。所有输入可连接至VCC或GND。
该器件可确保在0.8 V至3.6 V的整个VCC范围内具有极低的静态和动态功耗。
该器件完全指定用于使用IOFF的部分掉电应用。IOFF电路可禁用输出，从而防止掉电时电流回流对器件造成的损坏。
74AUP1G97具有施密特触发器输入，能够将缓慢变化的输入信号转变为清晰的无抖动输出信号。
该输入在不同点进行开关以实现正向和负向信号。正向电压VT+和负向电压VT-之间的差值被定义为输入迟滞电压VH。
74AUP1G97GN: 产品结构框图
Outline 3d SOT1115
数据手册 (1)
| 名称/描述 | Modified Date |
|---|---|
| Low-power configurable multiple function gate (REV 9.0) PDF (315.0 kB) 74AUP1G97 [English] | 17 Sep 2015 |
应用说明 (2)
| 名称/描述 | Modified Date |
|---|---|
| Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English] | 13 Mar 2013 |
| Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English] | 06 May 2011 |
手册 (3)
| 名称/描述 | Modified Date |
|---|---|
| 電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English] | 16 Feb 2015 |
| NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English] | 13 Oct 2014 |
| Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English] | 20 May 2014 |
选型工具指南 (2)
| 名称/描述 | Modified Date |
|---|---|
| ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English] | 19 Nov 2015 |
| Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English] | 08 Jan 2015 |
封装信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| extremely thin small outline package; no leads; 6 terminals (REV 1.0) PDF (176.0 kB) SOT1115 [English] | 08 Feb 2016 |
包装 (1)
| 名称/描述 | Modified Date |
|---|---|
| Reversed product orientation 12NC ending 132 (REV 2.0) PDF (92.0 kB) SOT1115_132 [English] | 04 Apr 2013 |
支持信息 (1)
| 名称/描述 | Modified Date |
|---|---|
| MAR_SOT1115 Topmark (REV 1.0) PDF (47.0 kB) MAR_SOT1115 [English] | 03 Jun 2013 |
IBIS
- aup1g97 IBIS model (REV 1.0) ibs AUP1G97 9/7/2015
订购信息
| 型号 | 状态 | Family | VCC (V) | 功能 | 类型 | 说明 | Logic switching levels | Output drive capability (mA) | Package version | tpd (ns) | fmax (MHz) | No of bits | Power dissipation considerations | Tamb (Cel) | Rth(j-a) (K/W) | Ψth(j-top) (K/W) | Rth(j-c) (K/W) | Package name | No of pins |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G97GN | Active | AUP | 1.1 - 3.6 | Configurable multiple function gates | Configurable gates | Schmitt trigger | CMOS | +/- 1.9 | SOT1115 | 8.7 | 70 | 1 | ultra low | -40~125 | 275 | 11.7 | 171 | XSON6 | 6 |
封装环保信息
| 产品编号 | 封装说明 | Outline Version | 回流/波峰焊接 | 包装 | 产品状态 | 部件编号订购码 (12NC) | Marking | 化学成分 | RoHS / 无铅 / RHF | 无铅转换日期 | MSL | MSL LF |
|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 74AUP1G97GN | | SOT1115 | Reel 7" Q1/T1, Q3/T4 | Active | 74AUP1G97GN,132 (9352 917 48132) | aV | 74AUP1G97GN |    | Always Pb-free | 1 | 1 |
- Low-power configurable multiple function gate 74AUP1G97GX
- Sorting through the low voltage logic maze 74LVC_H_245A_Q100
- Pin FMEA for AUP family 74AUP1T34GW-Q100
- 電圧レベルシフタ 74AVC16245DGG-Q100
- NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100
- Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100
- ロジック製品セレクションガイド... 74LVC_H_245A_Q100
- Logic selection guide 2016 74LVC_H_245A_Q100
- MAR_SOT1115 Topmark 74AUP1G332
- aup1g97 IBIS model 74AUP1G97GW
- SOT1115 74AUP1G332
- Reel 7" Q1/T1, Q3/T4 74AUP1G332
- 74AVCM162836DGG
- 74LVC2G17
