74AUP2G125GT: 低功耗双路缓冲器/线路驱动器；3态 _ BDTIC 中国领先电子元器件代理商

74AUP2G125GT: 低功耗双路缓冲器/线路驱动器；3态

74AUP2G125提供带3态输出的双路非反相缓冲器/线路驱动器。3态输出通过输出使能输入(nOE)控制。针脚nOE处的高电平使输出呈高阻抗关断状态。该器件具有输入禁用功能，它允许浮动输入信号。输出使能输入nOE为高电平时，输入处于禁用状态。

所有输入处的施密特触发器动作使电路容许整个0.8 V至3.6 V VCC范围内较慢的输入上升和下降时间。该器件可确保整个0.8 V至3.6 V CC范围内极低的静态和动态功耗。

该器件完全适合使用IOFF的局部掉电应用。IOFF电路可禁用输出，防止掉电时破坏性回流电流通过该器件。

74AUP2G125GT: 产品结构框图

74AUP2G125GT: 应用结构框图

74AUP2G125GT: 应用结构框图

Outline 3d SOT833-1

数据手册 (1)

名称/描述	Modified Date
Low-power dual buffer/line driver; 3-state (REV 10.0) PDF (293.0 kB) 74AUP2G125 [English]	08 Feb 2013

应用说明 (4)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
Pin FMEA for AUP family (REV 1.0) PDF (53.0 kB) AN11052 [English]	06 May 2011
MicroPak soldering information (REV 2.0) PDF (245.0 kB) AN10343 [English]	30 Dec 2010
PicoGate Logic footprints (REV 1.0) PDF (87.0 kB) AN10161 [English]	30 Oct 2002

手册 (3)

名称/描述	Modified Date
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]	16 Feb 2015
NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic (REV 1.0) PDF (1.4 MB) 75017458 [English]	13 Oct 2014
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]	20 May 2014

选型工具指南 (2)

名称/描述	Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]	19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]	08 Jan 2015

封装信息 (1)

名称/描述	Modified Date
plastic extremely thin small outline package; no leads; 8 terminals; body 1 x 1.95 x 0.5 mm (REV 1.0) PDF (201.0 kB) SOT833-1 [English]	08 Feb 2016

包装 (1)

名称/描述	Modified Date
Standard product orientation 12NC ending 115 (REV 3.0) PDF (88.0 kB) SOT833-1_115 [English]	05 Apr 2013

支持信息 (1)

名称/描述	Modified Date
MAR_SOT833 Topmark (REV 1.0) PDF (75.0 kB) MAR_SOT833 [English]	03 Jun 2013

IBIS

aup2g125 IBIS model (REV 1.1) ibs AUP2G125 4/8/2013

订购信息

型号	状态	Family	V_CC (V)	功能	Logic switching levels	说明	Output drive capability (mA)	Package version	f_max (MHz)	No of bits	t_pd (ns)	Power dissipation considerations	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74AUP2G125GT	Active	AUP	1.1 - 3.6	Buffers/inverters/drivers	CMOS	dual buffer/line driver (3-state)	+/- 1.9	SOT833-1	70	2	4.3	ultra low	-40~125	327	6.1	157	XSON8	8

封装环保信息

产品编号	封装说明	Outline Version	回流/波峰焊接	包装	产品状态	部件编号订购码 (12NC)	Marking	化学成分	RoHS / 无铅 / RHF	无铅转换日期	EFR	IFR(FIT)	MTBF（小时）	MSL	MSL LF
74AUP2G125GT		SOT833-1		Reel 7" Q1/T1	Active	74AUP2G125GT,115 (9352 807 28115)	p25	74AUP2G125GT		Always Pb-free	0.0	3.29	3.04E8	1	1

Low-power dual buffer/line driver; 3-state 74AUP2G125GT

Sorting through the low voltage logic maze 74LVC_H_245A_Q100

Pin FMEA for AUP family 74AUP1T34GW-Q100

MicroPak soldering information NTS0102_Q100

PicoGate Logic footprints NX3L4684

電圧レベルシフタ 74AVC16245DGG-Q100

NXP® ultra-low-power CMOS logic 74AUP1G/2G/3Gxxx: Advanced, ultra-low-power CMOS logic 74AUP1G86GW-Q100

Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100

ロジック製品セレクションガイド... 74LVC_H_245A_Q100

Logic selection guide 2016 74LVC_H_245A_Q100

MAR_SOT833 Topmark NCX2222

aup2g125 IBIS model 74AUP2G125GT

plastic extremely thin small outline package; no leads; 8 terminals; body 1 x 1.95 x 0.5 mm NCX2222

Standard product orientation 12NC ending 115 NCX2222

74AUP2G125

74AVCM162836DGG

XC7WT14

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