74LVC06APW: 六位元反相器，带开漏输出 _ BDTIC 中国领先电子元器件代理商

74LVC06APW: 六位元反相器，带开漏输出

74LVC06A提供六个反相缓冲器。输出为开漏且可以连接到其它开漏输出以实施低电平有效有线OR或高电平有效有线AND功能。

输入可通过3.3 V或5 V器件进行驱动。该特性允许将这些器件用作混合3.3 V和5 V应用中的转换器。

74LVC06APW: 产品结构框图

Outline 3d SOT402-1

数据手册 (1)

名称/描述	Modified Date
Hex inverter with open-drain outputs (REV 6.0) PDF (260.0 kB) 74LVC06A [English]	10 Nov 2011

应用说明 (5)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]	13 Mar 2013
Pin FMEA for LVC family (REV 1.0) PDF (44.0 kB) AN11009 [English]	04 Feb 2011
Power considerations when using CMOS and BiCMOS logic devices (REV 1.0) PDF (100.0 kB) AN263 [English]	05 Feb 2002
Interfacing 3 Volt and 5 Volt Applications (REV 1.0) PDF (63.0 kB) AN240 [English]	15 Sep 1995

手册 (2)

名称/描述	Modified Date
電圧レベルシフタ (REV 1.1) PDF (3.1 MB) 75017511_JP [English]	16 Feb 2015
Voltage translation: How to manage mixed-voltage designs with NXP® level translators (REV 1.0) PDF (2.6 MB) 75017511 [English]	20 May 2014

选型工具指南 (2)

名称/描述	Modified Date
ロジック製品セレクションガイド... (REV 1.0) PDF (38.3 MB) LOGIC_SELECTION_GUIDE_2015_JP [English]	19 Nov 2015
Logic selection guide 2016 (REV 1.1) PDF (15.3 MB) 75017285 [English]	08 Jan 2015

封装信息 (1)

名称/描述	Modified Date
plastic thin shrink small outline package; 14 leads; body width 4.4 mm (REV 1.0) PDF (285.0 kB) SOT402-1 [English]	08 Feb 2016

包装 (1)

名称/描述	Modified Date
TSSOP14; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or... (REV 1.0) PDF (217.0 kB) SOT402-1_118 [English]	08 Apr 2013

支持信息 (1)

名称/描述	Modified Date
Footprint for wave soldering (REV 1.0) PDF (16.0 kB) SSOP-TSSOP-VSO-WAVE [English]	08 Oct 2009

IBIS

lvc06a IBIS model (REV 1.0) ibs LVC06A 4/7/2013

SPICE

lvc Spice model (REV 1.0) ZIP LVC 5/7/2013

订购信息

型号	状态	Family	功能	V_CC (V)	Logic switching levels	说明	Output drive capability (mA)	Package version	f_max (MHz)	No of bits	Power dissipation considerations	t_pd (ns)	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74LVC06APW	Active	LVC	Buffers/inverters/drivers	1.65 - 5.5	CMOS/LVTTL	open-drain	32	SOT402-1	175	6	low	2.2	-40~125	143	8.66453982300885	70.1204159292035	TSSOP14	14
74LVC06APW/G	No Longer Manufactured			1.65 - 5.5	CMOS/LVTTL		32		175	6	low		-40~125	143	8.66453982300885	70.1204159292035	TSSOP14

封装环保信息

产品编号	封装说明	Outline Version	回流/波峰焊接	包装	产品状态	部件编号订购码 (12NC)	Marking	化学成分	RoHS / 无铅 / RHF	无铅转换日期	EFR	IFR(FIT)	MTBF（小时）	MSL	MSL LF
74LVC06APW		SOT402-1	SSOP-TSSOP-VSO-WAVE	Reel 13" Q1/T1	Active	74LVC06APW,118 (9352 654 80118)	LVC06A	74LVC06APW		week 10, 2005	123.8	3.87	2.58E8	1	1
74LVC06APW		SOT402-1	SSOP-TSSOP-VSO-WAVE	Bulk Pack	Active	74LVC06APW,112 (9352 654 80112)	LVC06A	74LVC06APW		week 10, 2005	123.8	3.87	2.58E8	1	1

Hex inverter with open-drain outputs 74LVC06APW

Sorting through the low voltage logic maze 74LVC_H_245A_Q100

Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100

Pin FMEA for LVC family 74LVC1G123_Q100

Power considerations when using CMOS and BiCMOS logic devices 74AHCT244PW

Interfacing 3 Volt and 5 Volt Applications 74LVC377PW

電圧レベルシフタ 74AVC16245DGG-Q100

Voltage translation: How to manage mixed-voltage designs with NXP® level translators 74AVC16245DGG-Q100

ロジック製品セレクションガイド... 74LVC_H_245A_Q100

Logic selection guide 2016 74LVC_H_245A_Q100

lvc06a IBIS model 74LVC06APW

lvc Spice model 74LVC3G17GT

plastic thin shrink small outline package; 14 leads; body width 4.4 mm 74LV164_Q100

SSOP-TSSOP-VSO-WAVE LPC1114FDH28

TSSOP14; Reel pack; SMD, 13" Q1/T1 Standard product orientation Orderable part number ending ,118 or... 74LV164_Q100

74LVC06A

74LV164

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