74LVC1G08GN: 单路2输入与门 _ BDTIC 中国领先电子元器件代理商

74LVC1G08GN: 单路2输入与门

74LVC1G08提供一个2输入与功能。

输入可通过3.3 V或5 V器件进行驱动。该特性允许将这些器件用作混合3.3 V和5 V应用中的转换器。

所有输入处的施密特触发器动作使电路容许较慢的输入上升和下降时间。

该器件完全适合使用IOFF的局部掉电应用。IOFF电路可禁用输出，防止掉电时破坏性回流电流通过该器件。

Outline 3d SOT1115

数据手册 (1)

名称/描述	Modified Date
Single 2-input AND gate (REV 10.0) PDF (349.0 kB) 74LVC1G08 [English]	29 Jun 2012

应用说明 (4)

名称/描述	Modified Date
Sorting through the low voltage logic maze (REV 1.0) PDF (72.0 kB) AN10156 [English]	13 Mar 2013
Package lead inductance considerations in high-speed applications (REV 1.0) PDF (43.0 kB) AN212 [English]	13 Mar 2013
Pin FMEA for LVC family (REV 1.0) PDF (44.0 kB) AN11009 [English]	04 Feb 2011
MicroPak soldering information (REV 2.0) PDF (245.0 kB) AN10343 [English]	30 Dec 2010

封装信息 (1)

名称/描述	Modified Date
extremely thin small outline package; no leads; 6 terminals (REV 1.0) PDF (176.0 kB) SOT1115 [English]	08 Feb 2016

包装 (1)

名称/描述	Modified Date
Reversed product orientation 12NC ending 132 (REV 2.0) PDF (92.0 kB) SOT1115_132 [English]	04 Apr 2013

支持信息 (1)

名称/描述	Modified Date
MAR_SOT1115 Topmark (REV 1.0) PDF (47.0 kB) MAR_SOT1115 [English]	03 Jun 2013

IBIS

74LVC1G08 IBIS model (REV 1.1) ibs LVC1G08 10/21/2014

订购信息

型号	状态	Family	V_CC (V)	功能	Logic switching levels	说明	类型	Output drive capability (mA)	Package version	t_pd (ns)	f_max (MHz)	No of bits	Power dissipation considerations	T_amb (Cel)	R_th(j-a) (K/W)	Ψ_th(j-top) (K/W)	R_th(j-c) (K/W)	Package name	No of pins
74LVC1G08GN	Active	LVC	1.65 - 5.5	AND gates	CMOS / LVTTL	single 2-input AND gate	AND gates	+/- 24	SOT1115	2.1	150	1	low	-40~125	338	23.5	210	XSON6	6

Single 2-input AND gate 74LVC1G08GX

Sorting through the low voltage logic maze 74LVC_H_245A_Q100

Package lead inductance considerations in high-speed applications 74LVC_H_245A_Q100

Pin FMEA for LVC family 74LVC1G123_Q100

MicroPak soldering information NTS0102_Q100

SOT1115 74AUP1G332

Reel 7" Q1/T1, Q3/T4 74AUP1G332

MAR_SOT1115 Topmark 74AUP1G332

74LVC1G08 IBIS model 74LVC1G08GX

74LVC2G17

©1993 - 2024 BDTIC