AD9511 1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出

AD9511提供多路输出时钟分配功能，并集成一个片内锁相环(PLL)内核。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。3路独立的LVPECL时钟输出和2路LVDS时钟输出工作频率分别为1.2 GHz和800 MHz。可选的CMOS时钟输出工作频率为250 MHz。

PLL部分由可编程参考分频器(R)、低噪声鉴频鉴相器(PFD)、精密电荷泵(CP)和可编程反馈分频器(N)组成。将外部VCXO或VCO连接到CLK2和CLK2B引脚时，最高达1.6 GHz的PLL输出频率可以与输入参考REFIN同步。

时钟分配部分提供LVPECL输出和可编程为LVDS或CMOS的输出。每路输出都有一个可编程分频器，可以旁路该分频器或者设置最高32的整数分频比。

用户可以通过各分频器改变一路时钟输出相对于其它时钟输出的相位，这种相位选择功能可用于时序粗调。一路输出还提供可编程延迟特性，具有最长10 ns的用户可选满量程延迟值。该精调延迟模块通过一个5位字进行编程，提供32个可用的延迟时间供用户选择。

AD9511非常适合数据转换器时钟应用，利用亚皮秒抖动编码信号，可实现最佳的转换器性能。

AD9511提供48引脚LFCSP封装，额定温度范围为-40°C至+85°C，可以采用3.3 V单电源供电。如果用户希望扩展外部VCO的电压范围，可以利用最高达5.5V的电荷泵电源VCP。

应用

低抖动、低相位噪声时钟分配
为高速ADC、DAC、DDS、DDC、DUC、MxFE™转换器提供时钟
无线基础设施收发器
高性能仪器仪表
宽带基础设施

产品特点和性能优势

锁相环(PLL)内核
参考输入频率达250 MHz
可编程双模预分频器
可编程电荷泵(CP)电流
独立的CP电源(VCP)可扩展调整范围
两路1.6 GHz差分时钟输入
5个可编程分频器，1至32整数分频比
用于输出到输出延迟粗调的相位选择

3路独立的1.2 GHz LVPECL输出
加性输出抖动：225 fs RMS
2路独立的800 MHz/250 MHz LVDS/CMOS输出
加性输出抖动：275 fs RMS
1路输出提供延迟精调，5位延迟字
4线或3线串行控制端口
节省空间的48引脚LFCSP封装

数据手册

文档	备注
AD9511: 1.2 GHz Clock Distribution IC, PLL Core, Dividers, Delay Adjust, Five Outputs Data Sheet (Rev. A)	PDF 1187 kB

应用笔记

文档	备注
AN-0974: Multicarrier TD-SCMA Feasibility	PDF 634 kB
AN-501: Aperture Uncertainty and ADC System Performance (Rev. A)	PDF 227 kB
AN-756: Sampled Systems and the Effects of Clock Phase Noise and Jitter (Rev. 0)	PDF 291.7 K
AN-769: Generating Multiple Clock Outputs from the AD9540 (Rev. 0)	PDF 0
AN-939: Super-Nyquist Operation of the AD9912 Yields a High RF Output Signal (Rev. 0)	PDF 221 kB
AN-837: DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance (Rev. 0)	PDF 313 kB
AN-823: Direct Digital Synthesizers in Clocking Applications Time (Rev. 0)	PDF 115 kB
AN-927: Determining if a Spur is Related to the DDS/DAC or to Some Other Source (For Example, Switching Supplies) (Rev. 0)	PDF 170 kB
AN-769: 基于AD9540产生多时钟输出 (Rev. 0)	PDF 130 kB
AN-0974: TD-SCMA多载波系统可行性研究 (Rev. 0)	PDF 772 kB
AN-873: ADF4xxx系列PLL频率合成器的锁定检测 (Rev. 0)	PDF 0
AN-939: 利用AD9912的超奈奎斯特频率操作得到高RF输出信号 (Rev. 0)	PDF 0
AN-927: 确定杂散来源是DDS/DAC还是其他器件(例如开关电源)[中文版] (Rev. 0)	PDF 234 kB
AN-837: 基于DDS的时钟抖动性能与DAC重构滤波器性能的关系[中文版] (Rev. 0)	PDF 416 kB
AN-873: Lock Detect on the ADF4xxx Family of PLL Synthesizers (Rev. 0)	PDF 207 kB
AN-823: 时钟应用中的直接数字频率合成器[中文版] (Rev. 0)	PDF 303 kB
AN-756: 系统采样以及时钟相位噪声和抖动的影响[中文版] (Rev. 0)	PDF 808 kB
AN-501: 孔径不确定度与ADC系统性能[中文版] (Rev. A)	PDF 227 kB
AN-741: Little Known Characteristics of Phase Noise (Rev. 0)	PDF 1679 kB
AN-741: 鲜为人知的相位噪声特性	PDF 359 kB