54LS195 74LS195_BDTIC 厂家直销逻辑电路,可订制特殊应用标准54LS195 74LS195

本电路具有并行输入、并行输出、J—串行输入、移位/置数控制输入和无条件直接清除。全部输入都加有缓冲器，以降低对输入驱动的要求，电路有两种操作模式:

并行(并排)寄存（置数）

移位(方向 QA到 OD)

完成并行置数是通过加 4个数据位并使移位/置数控制输入为低电平来实现的。将数据输入到相应的触发器上，并在时钟输入的正跃变之后出现在输出端上。在寄存期间,串行数据流被禁止。

当移位/置数控制输入为高电平时,同步地完成移位。这种串行方式的数据是在 J—输入端上送入的。这些输入端允许电路的第一级去执行 J—、D型或 T型触发器的功能。

逻辑图

功能表

说明：

①↑为从低到高电平的跃变。 H=高电平（稳态） L=低电平（稳态） ×=不定 ②a、b、c、d为 A、B、C、D输入端相应的稳态输入电平。

③QA0、QB0、QC0、QDO为在已建立稳定态输入条件之前 QA、QB、QC、QD输出端的电平。

④QAn、QBn、QCn、QDn为最新的↑跃变之前 QA、QB、QC、QD的电平。

典型清除、移位时序

推荐工作条件

符号	参数名称		74LS195			54LS195			单位
符号	参数名称		最小	典型	最大	最小	典型	最大	单位
Vcc	电源电压		4.75	5	5.25	4.5	5	5.5	V
VIH	输入高电平电压		2.0			2.0			V
VIL	输入低电平电压				0.8			0.7	V
IOH	输出高电平电流				-400			-400	μA
IOL	输出低电平电流				8			4	mA
fCK	时钟频率		0		30	0		30	MHz
tW	脉冲宽度	时钟输入	16			16			ns
tW	脉冲宽度	清除输入	12			12			ns
		移位/置数	25			25			ns
tsu	数据建立时间	串行、并行数据	15			15
		清除无效态	25			25
tre	移位/置数恢复时间				10			10	ns
th	串行/并行数据保持时间		0			0			ns
TA	工作环境温度		-40		85	-55		125	℃

电性能：（除特别说明外，均为全温度范围）

符号	参数名称	测试条件	74LS195			54LS195			单位
符号	参数名称	测试条件	最小	典型	最大	最小	典型	最大	单位
VIK	输入钳位电压	Vcc=最小 II =-18mA			-1.5			-1.5	V
VOH	输出高电平电压	Vcc=最小 VIL =最大 VIH=2V IOH =最大	2.7			2.5	3.4		V
VOL	输出低电平电压	Vcc=最小 VIL =最大 VIH=2V IOL =最大			0.5		0.25	0.4	V
II	输入电流 (最大输入电压时 )	Vcc=最大 VI=7V			0.1			0.1	mA
IIH	输入高电平电流	Vcc=最大 VI=2.7V			20			20	μA
IIL	输入低电平电流	Vcc=最大 VI=0.4V			-0.4			-0.4	mA
IOS	输出短路电流	Vcc=最大 VO=0V	-20		-100	-20		-100	mA
ICC	电源电流	Vcc=最大（注）			21		14	21	mA

注：测 Icc时，所有输出开路，移位 /置数输入接地， J、K和并行数据 A、B、C、D接

4.5V，先将清除端瞬时接地再接 4.5V，然后将时钟输入端先瞬时接地再接 4.5V。

所有典型值均在 Vcc=5.0V, TA=25℃下测量得出。交流（开关）参数：Vcc=5.0V, TA=25℃

符号	参数名称	从（输入）	到（输出）	测试条件	参数值			单位
符号	参数名称	从（输入）	到（输出）	测试条件	最小	典型	最大	单位
fmax	最大时钟频率	时钟 CLK			30	39		MHz
tPHL	传输延迟时间	清零	任一输出	CL=15pF		19	30	ns
tPLH	传输延迟时间	时钟 CLK				14	22	ns
tPHL	传输延迟时间			RL=2kΩ		17	26	ns