本数据手册详细说明了 Virtex®-4 系列的电气特性，包括绝对最大额定值、推荐操作条件、供电要求和开关特性。

This document is a brief introduction to the features of the Virtex®-4 family. It contains the device summary, packaging options, and ordering information.

本指南介绍了 Virtex®-4 器件管脚和封装规范；它还包括管脚分配图和热特性数据。

All package files are ASCII files in zip format.

This guide describes the Embedded Tri-Mode Ethernet Media Access Controller (MAC) available in the Virtex®-4 FX family.

本全方位配置指南包括配置接口（串行和 SelectMAP）、比特流加密、边界扫描与 JTAG 配置和重新配置技术方面的章节。

针对 ML42x 开发平台的 Virtex™-4 RocketIO 误码率测试器 (XBERT) 参考设计演示了嵌入到单个 Virtex-4 FPGA 中的两个或更多 Virtex-4 RocketIO 千兆位级收发器 (MGT) 端口间的串行链路。 本用户指南提供了在 ML421、ML423、ML424 和 ML425 平台上设置和运行 XBERT 参考设计的说明。

本技术文档中描述的参考设计，可用作Xilinx嵌入式解决方案的介绍，特别是PowerPC™处理器。 它也包含了Xilinx Platform Studio™工具和内含的Base System Builder™向导。 最后，本参考设计阐明了如何为PowerPC APU接口添加定制或第三方IP。

设计文件:

• xapp901.zip

Virtex™-4 RocketIO™ 千兆位级收发器用户指南为产品设计者提供了在 Virtex-4 设计中成功实现 RocketIO MGT 的详细技术信息。

本指南介绍了 Virtex®-4 器件管脚和封装规范；它还包括管脚分配图和热特性数据。

本指南描述了 XtremeDSP™ slice，文档包括使用 DSP48 数学函数和各种 FIR 滤波器的参考设计。

设计文件:

• ug073_c02.zip
• ug073_c03.zip
• ug073_c04.zip
• ug073_c05.zip
• ug073_c06.zip
• ug073_c07.zip

本指南针对 Virtex-4 系列介绍了 PCB 指导。 它涵盖了 SelectIO 信号传输、RocketIO 信号传输、功率分配系统、PCB 布线和器件布局。

The Virtex®-4 FPGA User Guide includes chapters on Clocking Resources, Digital Clock Manager (DCM), Phase-Matched Clock Dividers (PMCD), Block RAM and FIFO memory, Configurable Logic Blocks (CLBs), SelectIO™ resources, and SelectIO logic resources.

设计文件:

• ug070.zip

针对Virtex™-4 XC4VSX35CES 器件的勘误表.

此勘误表适用于本技术文档内所列之 Virtex™-4 LX、SX 和 FX 器件。

Virtex™-4 XC4VLX80CES器件勘误表.

Virtex™-4 XC4VFX20CES2 和 XC4VFX60CES2 器件的勘误表。

Virtex™-4 XC4VLX60CES器件勘误表.

XC4VFX20CES4、XC4VFX60CES4、XC4VFX100CES4 和 XC4VFX140CES4 器件的勘误表。

Virtex®-4 XC4VFX20、XC4VFX40、XC4VFX60、XC4VFX100 和 XC4VFX140 生产设备的勘误表。

Virtex™-4 XC4VLX160CES和XC4VLX200CES器件勘误表。

Virtex™-4 XC4VLX40CES 器件勘误表

Virtex™-4 XC4VLX25CES器件勘误表.

Virtex™-4 XC4VLX100CES器件勘误表.

Virtex™-4 XC4VFX20CES4S、XC4VFX60CES4S 和 XC4VFX100CES4S 器件的勘误表。

Virtex-4 XC4VFX12CES器件勘误表

Virtex™-4 XC4VLX15CES器件勘误表.

针对Virtex™-4 XC4VSX55CES 器件的勘误表

针对Virtex™-4 XC4VSX25CES 器件的勘误表.

本通知的目的是宣布新的第二源制造材料的技术指标，以及 Xilinx 塑料倒装片产品新增的第二源材料供应商。并且，还分步介绍了选定的 Virtex™-4 FX 产品的掩模组。

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• Qualification Report for XCN07017
• XCN07017 的 Amkor 资格报告
• XCN07017 的 Fujitsu 资格报告

Xilinx 按照行业标准干封装要求 JEDEC 标准 J-STD-033，将 6 点 HIC 变为 3 点 HIC。

Xilinx 正在世界各地的各个内部仓库中实施仓库管理系统 (WMS)。因此，自 2007 年 8 月起，许可证牌号 (LPN)，即唯一跟踪号码，会标示在标签上。产品的形状、尺寸或功能没有变化。

本通知的目的是宣布新的第二源制造材料的技术指标，以及 Xilinx 塑料倒装片产品新增的第二源材料供应商。并且，还分步介绍了选定的 Virtex™-4 FX 产品的掩模组。

设计文件:

• Qualification Report for XCN07017
• XCN07017 的 Amkor 资格报告
• XCN07017 的 Fujitsu 资格报告

This application note describes a cost-optimized copy protection scheme that helps protect an FPGA against cloning. The design leverages an external secure serial EEPROM. The included reference design uses an optimized PicoBlaze™ 8-bit microcontroller. This application note provides a hardware design with associated PicoBlaze software code. The code loads a secret key into the secure EEPROM and authenticates the user system with the secure EEPROM.

设计文件:

• xapp780.zip

This application note describes how to interface a Texas Instruments analog-to-digital converter (ADC) with serial low-voltage differential signaling (LVDS) outputs to Virtex®-4 or Virtex-5 FPGAs, utilizing the dedicated deserializer functions of both FPGA families.

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• xapp866.zip

The OPB USB 2.0 Device core performs the functionality of a USB high speed device and is compliant with the USB 2.0 Specification.

设计文件:

• xapp997.zip

This application note explains how to use the Viterbi Decoder LogiCORE™ module (version 5.0 or later) to implement both trellis termination and tail biting.

设计文件:

• xapp551.zip

本应用指南介绍了 Virtex™-4 RocketIO 误码率测试器 (XBERT) 参考设计的实现。 该 XBERT 参考设计在嵌入到单个 Virtex-4 FPGA 中的 Virtex-4 RocketIO 千兆位级收发器 (MGT) 多个端口之间的一个或多个点到点链接上，生成并验证了未编码的或 8B/10B 编码的高速串行数据。

设计文件:

• xapp713.zip

This application note describes the implementation of six circuits necessary to perform commonly used conversions between various chroma formats. It is accompanied by reference designs which include Generic RTL VHDL code.

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• xapp932.zip

本应用指南介绍了在 Virtex™-4 器件中实现的 CIO DDR RLDRAM II 控制器设计。

This application note compares the performance between software and hardware implementations of an LPM algorithm. It shows how the hardware implementation, which uses the APU interface of Virtex™-4 FPGAs, outperforms the software implementations.

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• xapp738.zip

即便是在大量发货后，用户仍可利用 Virtex™-4 EasyPath FPGA 中的“在系统 ECO”（工程变更单）功能来修改 LUT 和 I/O。 本应用指南介绍了如何利用 FPGA 编辑器工具轻松地进行这些修改。

本技术文档提供了所有支持 Virtex™ 系列 FPGA 的 Xilinx 存储器接口的应用指南概述。 另外，还提供了一些常见的存储器技术的关键特性。 还简要地针对每一个应用指南描述了数据采集技术、时钟框图、FPGA 的使用资源和所支持的存储器技术。

本应用指南说明了利用现有的外部存储器接口 (EMIF) 连接 Xilinx® FPGA 与 Texas Instruments™ S320C6000 系列数字信号处理器 (DSP)。

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• xapp753.zip

UltraController-II基于嵌入Virtex™-4和Virtex-II Pro平台FPGA内的PowerPC™ 405 (PPC405)处理器核，是封装最小的嵌入式处理引擎。系统设计者能够轻松地将UltraController-II 黑盒处理引擎并入更大的ISE设计，并通过平衡FPGA架构的高性能和软件的算法灵活性来获得更大的自由度。

描述了如何使用 Xilinx 浮点单元 (FPU) 协处理器实现 Virtex™-4 FX PowerPC™ 405 系统。

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• xapp547.zip

用于广播行业的音频与视频连接功能解决方案的长篇纲要包含先前出版的串行视频应用指南的最新更新版以及尚未发布的新设计。 获得本版所替换掉的原应用指南数列表，请参照前言。

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• xapp514.zip

本应用指南描述了一个在单个 Virtex™-4 器件中实现的、用于连接一个 4 通道 Xilinx SPI-4.2（PL4）核（v8.1）到 4 个单通道 SPI-3（PL3）链路层核（v4.1）的参考设计。

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• xapp737.zip

本技术文档包含有在 EN014（Virtex-4 FX CES2 和 CES3 器件勘误表）及 EN042（Virtex-4 CES4 器件勘误表）中介绍的关于 Virtex™-4 RocketIO™ 千兆位级收发器 (MGT) 静态工作行为的详细信息。

本应用指南介绍了独立磁盘冗余阵列 (RAID)，它是一个硬盘驱动 (HDD) 阵列，其中部分的物理存储容量可存储多余的信息。 如果阵列中一个或多个硬盘（包含有单个损坏的硬盘扇区）失效或访问路径失败，则数据可从该物理存储器中得以恢复。

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• xapp731.zip

本应用指南描述了通过以太网端口进行远程 FPGA 重新配置的方法。

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• xapp441_designfiles.zip

本应用指南详细描述了网站服务器的嵌入式系统实例设计，该服务器在 Xilinx Virtex™-4 FPGA 内的 PowerPC™ 核上运行。 该系统是利用嵌入式开发套件 (EDK) 设计而成的。 本应用指南还对如何将系统设置成网站客户端，以及如何连接到运行在 PowerPC 处理器上的网站服务器进行了说明。

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• xapp434.zip

本应用指南详细描述了使用嵌入式开发套件 (EDK) 设计的，运行在 MicroBlaze™ 软处理器上的网站服务器的嵌入式系统实例。 本应用指南还说明了如何把系统配置成网站客户端，以及如何连接到运行在 MicroBlaze 处理器上的网站服务器。

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• xapp433.zip

热插拔是指把未上电的板插到已上电（热）运行系统上的一种潜在危险的方法。 必须注意几点：插拔不能对系统或被插入板造成物理损坏或永久性破坏，而且不能引起数据丢失或任何瞬时系统混乱。 本应用指南从物理方面描述了使用有序接插件将基于 Virtex™-II 的板卡插入系统或系统背板的操作。采用这种方式，在任何信号引脚接触前，VCC 与 GND （地线）可先行良好接触。 热插入部分还介绍了使用普通无序接插件的风险。 此应用指南中未涉及诸如探测卡存在与否或系统对板卡的接纳程度等系统问题。早期中文版

这是针对 ML402 评估平台上 OPB IIC 的参考系统。

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• xapp982.zip

它描述了如何利用“创建 IP 向导”来创建定制的 IP 以及如何在 EDK 中使用。

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• xapp967.zip

本应用指南描述了如何使用 OPB PCI 核在 ML410 上构建参考系统。

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• xapp964.zip

On-die termination (ODT) promises higher signaling rates for printed circuit board (PCB) inter-chip interfaces through improved signal integrity. However, when using ODT, there is sometimes an associated power penalty. This application note explains the reason for the power penalty and suggests a simulation technique for comparing the signal integrity and power dissipation of internally and externally terminated versions of an interface.

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• xapp863.zip

本应用指南介绍一个参考系统，此参考系统说明了如何使用 Virtex™-4 PLB 三态以太网媒体访问控制器 (PLB_TEMAC) 构建嵌入式 PowerPC™ 系统。早期中文版

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• xapp941.zip

本应用指南就利用 LogiCORE™ 解决方案实现的 PCI-X 设计的动态总线模式重配置进行了讨论。 它说明了如何在加电之后，利用 CPLD 对 Virtex™-4 和 Virtex-5 FPGA 进行动态的重新加载操作，以便对支持 PCI-X 和 PCI 兼容性的 FPGA 进行动态重配置。

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• xapp938.zip

本应用指南重点介绍了正交调幅 (QAM) 信号的基带解调，特别描述了分数率抽取电路模块的使用。 本应用指南也对多相抽取滤波器结构进行了简介，讨论了分数率抽取电路及如何使用 Xilinx System Generator 8.1i 实现它，并给出了实现结果。

设计文件:

• xapp936.zip

本应用指南提供了关于带有 OPB 中心 DMA 的 PLB DDR2 的使用信息。

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• xapp935.zip

本技术文档介绍了运行速率低于 3.125 Gb/s 的 Virtex™-4 FX RocketIO™ 千兆位级收发器 (MGT) 的设计技巧和参考电源电路。

本应用指南说明了 32 位 MicroBlaze™ 处理器如何能轻松访问广泛的数据宽度存储器。 本设计同样适于 IBM PowerPC™ (PPC405) 处理器，因为它与片上外设总线 (OPB) 相连。 参考设计对现有 Xilinx EDK SDRAM 接口进行了修改，使得 32 位处理器能够访问 64 位数据总线。

设计文件:

• xapp729.zip

简单介绍了典型W-CDMA基站的基带处理，和W-CDMA设备制造商所面临的相关执行挑战（包括芯片成本、灵活性和可扩展性折中）。

本应用指南描述了在 Virtex™-4 器件中实现 267 MHz 及更高频的 DDR2 控制器，并与 Micron DDR2 SDRAM 器件接口。

本应用指南介绍了高性能 DDR2 SDRAM 接口的数据采集技术。该技术使用了每个 Virtex™-4 I/O 都具有的输入串行器/解串器 (ISERDES) 与输出串行器/解串器 (OSERDES) 的功能。这一技术可应用于频率为 267MHz (533Mb/s) 及更高的存储器接口。

本应用指南介绍了Virtex™-4 FX FPGA中的嵌入式PowerPC™ 405 (PPC405)处理器和APU增强型系统的主要特色。 它举例说明了APU在处理器与FPGA之间如何传输数据。

设计文件:

• xapp717.zip

本应用指南中，在 Virtex-II Pro™ 和 Virtex-4™ 平台 FPGA 系列都实现了三重纠错 Reed-Muller (RM)。

设计文件:

• xapp715.zip

本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10 器件中实现的 DDR SDRAM 控制器。 该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。

最新英文版本

本应用指南介绍了Virtex™-4器件的133-MHz、64-bit PCI-X接口与128 MB 双数据速率 (DDR)、小型双列直插存储器模块 (SODIMM) 接口间桥的实现详情 在133MHz下，该参考设计最多可以读取和写入的64位数据的突发量为4KB。

设计文件:

• xapp708.zip

Virtex™-4 ChipSync™ 技术使得设计者能够创建更广泛的存储器和网络应用。 本技术文档提供了 UG070：Virtex-4 用户指南中没有涉及到的关于 ChipSync 技术的补充细节。

Virtex™-4 DSP48 slice的完整吞吐量可通过具有双倍数据速率（DDR）技术的时分复用2数据流达到。 Alpha blending是这一技术的范例。本应用指南介绍了Alpha blending参考设计。

设计文件:

• xapp706.zip

本应用指南介绍了Virtex™-4 FPGA中的单数据率(SDR)发射器 (Tx)和接收器(Rx)接口，使用了17个低压差分信号(LVDS)对(一个时钟和16个数据通道),适于SFI-4或XSBI相关应用。

设计文件:

• XAPP704.zip

本应用指南描述了利用 Virtex™-4 器件实现四字突发脉冲 QDR II SRAM 接口及其时序的详细信息。 此可综合的参考设计利用 Virtex-4 系列独特的 I/O 和时钟性能获得高达 300 MHz (600 Mb/s) 的性能水平，从而使每个 36 位存储器接口的总吞吐量达到 43.2 Gb/s。

最新英文版本

本应用指南介绍了在很多视频设计中，实现从 YCrCb 色彩空间到 RGB 色彩空间转换所需的电路。

设计文件:

• xapp931.zip

本应用指南演示了使用片上外设总线 (OPB) 外设控制器 (EPC) 支持基于参考系统的 PowerPC™ 405 处理器内的 Cypress CY7C67300 USB 控制器。

设计文件:

• xapp925.zip

本应用指南就在增量设计流程中使用分区技术进行了讨论。 建议将逻辑密度高的模块实例、时序关键通路或时序关键模块实例划归为分区。

最新英文版本

本应用指南描述了C到HDL工具如何利用在软件系统中轻松创建一个硬件协处理器。 辅助处理器单元（APU）控制器与嵌入式PowerPC™处理器和架构协处理器模块（FCM）紧密相连，提供了低等待时间、高带宽通信通路。 本应用指南演示了加速的Mandelbrot图像生成应用，主要是通过将计算密集型功能移到硬件领域或使用Virtex™-4 FX APU控制器将其附到PowerPC处理器上来实现的。

设计文件:

• xapp901.zip

描述了三态以太网 MAC (TEMEC) UltraController-II 模块，它是一个封装最小的、基于 PowerPC™ 405 处理器核和嵌入到 Virtex™-4 平台 FPGA 内的 TEMAC 核的嵌入式网络处理引擎。

设计文件:

• xapp807.zip

本应用指南描述了二维列序滤波器的实现。该参考设计包括了有效排序算法的 RTL VHDL 实现。

设计文件:

• xapp953.zip

本应用指南介绍了一个用于加速 BER 测量的系统。

设计文件:

• xapp948.zip

本应用指南描述了在 Virtex™-4 器件中实现 267-MHz DDR2 控制器，并与 Micron DDR2 SDRAM 器件接口。早期中文版

本应用指南介绍了在 Virtex™-4 器件中，利用直接时钟控制技术实现 DDR2 SDRAM 物理层设计。 直接时钟控制技术利用了 Virtex-4 系列所独有的某些架构特性，例如每个 I/O 模块 (IOB) 中均具备一个 64 Tap 绝对延迟线。早期中文版

本应用指南描述了在 Virtex-4™ 器件内用于网络接口的动态相位对齐 (DPA) 应用。

设计文件:

• xapp700.zip

Describes the 3.3V PCI solution for the Virtex®-II Pro, Virtex-4, and Virtex-5 FPGA families.

本应用指南描述了如何将 Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 以及 Spartan-3E 器件与 3.3V 或 5V PCI 总线接口。 该设计回应了客户对下列应用的通用解决方案的需求：使用 Virtex-II 器件和 5V PCI 总线的应用，以及使用 Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 或 Spartan-3E 器件和 3.3V 或 5V PCI 总线的应用。

本应用指南描述了“纠错控制”(Error Correction Control, ECC) 模块在 Virtex™-II、Virtex-II Pro、Virtex-4 和 Virtex-5 器件中的实现。 该设计可检测和纠正全部单位元错误 (single bit error)（在由 64 位数据和 8 个校验位或由 32 位数据和 7 个校验位组成的代码字内），并可以检测数据中的双位元错误 (double bit error)。 设计采用的是汉明码 (Hamming code)，这是用于 ECC 操作的一种简单而高效的代码。 因此，该设计的性能卓越，并能提供非常高的资源利用率。

设计文件:

• xapp645.zip

最新英文版本

本应用指南对如何利用 ML405 板和 MontaVista Linux 4.0 重新创建三态以太网（TEMAC）性能测试系统作了逐步说明。

设计文件:

• xapp1023.zip

This application note discusses using the provided Memory Endpoint Test (MET) demonstration driver to exercise the Programmed Input/Output (PIO) design that is delivered with the Endpoint Block Plus Wrapper, Endpoint, and Endpoint PIPE for PCI Express® Xilinx solutions.

设计文件:

• xapp1022.zip

This application note describes the steps for using the different clocking resources on the XtremeDSP Development Kits developed by Nallatech.

设计文件:

• xapp1005.zip

The ITU-G.709 standard for error correction is examined and implemented in both the Virtex™-4 and Virtex-5 Platform FPGA families using the LogiCORE™ Reed-Solomon (RS) Encoder and Decoder cores.

设计文件:

• xapp952.zip

This application note describes how to interface 3.3V differential Low-Voltage Positive Emitter Coupled Logic (LVPECL) drivers with Xilinx® 2.5V differential receivers, including Virtex®-II Pro, Virtex-II Pro X, Virtex-4, Virtex-5, Spartan®-3E, and Spartan-3 FPGA 2.5V LVPECL and Low Voltage Differential Signaling (LVDS). Several interface modifications are presented with supporting IBIS simulation results.

本技术文档详细介绍了在针对电信应用的 Virtex™ 和 Spartan™ FPGA 内实现的数字 PLL 的设计方案。对 PLL 的性能和回路稳定性进行了评估。

设计文件:

• xapp868.zip

This application note provides an overview of the architecture and function of avionics full-duplex switched Ethernet (AFDX) as defined in the ARINC Specification 664, Part 7. It also describes how to map various functional blocks required for an AFDX end system to the Virtex®-4 and Virtex-5 architectures.

This application note describes difference-based partial reconfiguration. This type of reconfiguration is used when making small changes to design parameters including logic equations, filter parameters, and I/O standards.

The Xilinx high-performance CPLD, FPGA, and configuration PROM families provide in-system programmability, reliable pin locking, and JTAG boundary-scan test capability. This powerful combination of features allows designers to make significant changes and still keep the original device pin-outs, which eliminates the need to re-tool PC boards.

设计文件:

• xapp058.zip

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

设计文件:

• xapp502.zip

设计文件:

• IPC-1752 Form

设计文件:

• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

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• IPC-1752 Form

本特性报告提供了在各种工艺、电压和温度 (PVT) 条件下 Virtex™-4 FX RocketIO™ 千兆位级收发器 (MGT) 的设计验证和特性结果。

借助 MATLAB® 能最有效地精确模拟定制的 DSP 算法，同时使用 Simulink 能最有效地按周期精确模拟完整的系统。 两种模拟的结合为在 FPGA 中设计 DSP 系统提供了有效方法。

本白皮书介绍了与使用传统的单电阻方法选择散热器有关的潜在不准确性问题，并推荐了一种基于器件数据手册中 θ-jc 和 θ-jb 的更准确的双电阻 (2-R) 方法。

描述了负偏置温度不稳定性(NBTI)，是一个在所有深亚微米设计中普遍存在的不必要的晶体管行为。

本白皮书展现了使用 Virtex™-4 FPGA 可以达到的性能水平。

This white paper describes design techniques that improve signal integrity in Xilinx FPGAs.

This white paper covers the different kinds of IIR filters and structures, and, with the use of The MathWorks® tools, shows how these structures can be mapped to the Xilinx® FPGA architecture.

该论文描述了综合与执行工具策略（如Xplorer™），其可通过详细的用户约束文件（UCF）或用户评估可从中获得最佳特殊时钟域性能的基准设计在实际设计中发挥设计性能的最大潜力 。

本白皮书讨论了各种存储器接口控制器设计所面临的挑战和 Xilinx 的解决方案，包括如何使用 Xilinx 软件工具和经过硬件验证的参考设计来为您自己的应用（从低成本的 DDR SDRAM 应用到像 667Mb/s DDR2 SDRAM 这样的更高性能的接口）设计完整的存储器接口解决方案。

最新英文版本

精细设计的流量管理解决方案可被调整剪裁，以完全匹配客户在逻辑方面的需要，而客户只需支付所需的芯片费用。 因此，FPGA 提供这个市场上最经济的高性能解决方案。 Xilinx FPGA 提供最佳解决方案。

本技术文档提供了 MATLAB 语言子集的简要介绍，包括运算子以及面向 Xilinx FPGA 用于算法综合的 AccelDSP™ 综合工具支持的内置和工具箱功能。

在Virtex™-4 的设计中做了很大的努力来降低静态功耗。为了实现这一目标，考虑实际的FPGA运行温度是非常重要的。

本页面就OFFSET约束的总体目标、覆盖的特殊通道及OFFSET IN约束与OFFSET OUT约束的差异进行了讨论。

将RPR描述成一个网络，解释MAC如何运行从而提供所需的网络功能，高度概括了MAC的Virtex™-4实现（包括器件筛分），并涵盖了一些系统设计实例。

本技术文档集中介绍创建HDL代码的方法，该代码可以有效地映射到目标器件上。 本文介绍了用于加速设计性能的编码风格与要点。 重申适当的FPGA编码惯例，并提到了可直接应用到最新的Xilinx FPGA架构中的较少见的技巧。

通过将浮点 MATLAB 转换成定点 C++，消除潜在瓶颈，加速MBD 验证，M2C-加速器扩展了 Xilinx 基于模型的 AccelDSP™ 设计解决方案。

具有 IP 浏览器技术的 AccelDSP™ 综合工具可自动从多种宏体系结构中选择，消除了使用 IP 模块带来的反复试验。

Xilinx ISE 软件中的物理综合与优化工具用于在实现封装与布局阶段对您的 FPGA 设计的结构进行复查。

本白皮书对 90 nm FPGA 的性能和功耗对比情况进行了讨论，并展示了 Virtex™-4 系列是如何提供高性能与低功耗两方面的最佳组合。

This white paper describes the steps necessary to analyze your design's power requirements using the Xilinx® Power Estimator.

本白皮书介绍了一种大家很少注意到的设计技巧。该技巧可以让您的 FPGA 设计尺寸和性能发生重大变化。FPGA 触发器上的控制信号具有优先权。如果您能学会编写符合优先权要求的代码，结果就很有利了。为了解释重点，本白皮书提供了一些简单的 VHDL 和 Verilog 实例。

本白皮书全面介绍了各种主流数字电视标准，并简要介绍了 Xilinx 提供的针对电缆、卫星、地面和移动系统的相关前向纠错解决方案。

本白皮书讨论了 Xilinx FPGA 的信号分析要求和印刷电路板设计方法。

This white paper provides a high-level overview of RTCA DO-254 and EUROCAE ED-80 and discusses how Xilinx can assist designers of avionics systems to achieve certification.

This white paper updates the results from the 2005 Xilinx Rosetta experiments published in IEEE Transactions on Device and Materials Reliability, clarifies some open issues, and presents additional results for 90 nm and 65 nm technology nodes.

This tutorial helps you get started using the ML401/ML402/ML403/ML405 evaluation platforms. These boards come with a number of pre-installed demonstration programs. This document guides you through these demonstrations and explains how to run them.

设计文件:

• ML403 Reference Designs
• ML402 Reference Designs

本用户指南描述了 ML405 评估平台的特性和操作方法。本板使得用户可以研究和试验 Virtex™-4 FX（XC4VFX20-FF672）FPGA 的特性。

设计文件:

• ML405 评估平台技术文档
• docs.htm

The Virtex®-4 ML461 Memory Interfaces Tool Kit provides a complete development platform to interface with external memory devices for designing and verifying applications based on the Virtex®-4 LX FPGA family.

设计文件:

• ML461 MIG Reference Design Files

本指南向用户提供了确定 DDR 反馈时钟的最佳 DCM 相移方面的信息。

设计文件:

• ml403_dcm_phase_shift.zip

带有 Xilinx ML310 或 ML410 嵌入式开发平台的 Xilinx 19 英寸 1U 架装底盘用于安装在 4-post 网络支架内，来实现远程使用、回归测试或计算与网络群集。 可以在架装底盘内的 ML310/ML410 板上添加可定制的个性化模块（提供了访问 Xilinx RocketIO™ MGT、SelectIO™ 信号和其它资源的入口）、CD-ROM 或者硬盘。

XGI SuperClock 模块用户指南概述了 SuperClock 模块附加板的功能、操作和配置。

描述了ML450比特误差率检验器（BERT）及其图形用户界面（GUI）的元件和操作。

本技术文档介绍了 ML42x 系列、基于 Virtex®-4 FX FPGA 的 RocketIO™ 特性描述平台的特性和操作方法。

本手册是 ML410 系列嵌入式开发平台自带的，其中包含 ML410 硬件和软件工具方面的信息。ML410 为设计者实现快速原型开发和系统验证提供了一个多功能 Virtex™-4 FX 平台。

设计文件:

• ML410 嵌入式开发平台技术文档
• 参考设计
• docs.htm
• reference_designs.htm

Virtex™-4 ML455 PCI/PCI-X开发套件用户指南。

本用户指南对 ML40x 参考设计进行了介绍，涉及针对 ML401、ML402 和 ML403 板的、基于 MicroBlaze™ 处理器的系统以及针对 ML403 和 ML405 板的、基于 PowerPC™ 405 处理器的系统。

本用户指南介绍了 ML401（LX）、ML402（SX）和 ML403（FX）评估平台的特性与操作方法。 这些板使得设计者可以研究和试验 Virtex™-4 系列 FPGA 的特性。

设计文件:

• ML403 评估平台技术文档
• docs.htm

本用户指南介绍了 Virtex™-4 插槽式开发平台的特点和操作方法。 插槽板可以容纳不同封装和速度级别的 Virtex-4 LX/SX 器件。 所有现有的 I/O 板上扩展部分“Pin Breakout Area”都提供方便进行 FPGA 测试的探测和分析。

Virtex™-4 ML450 开发板用户指南

Getting Started with the Virtex®-4 ML403 Board and ISE® and EDK software setup and registration instructions.

SDI 演示介绍了视频输入/输出子卡 (VIODC) 的 SDI 输入/输出接口的性能。 演示可发射或接收各种数字视频格式，包括使用 VIODC 的 SDI 接收器及发射器的高清晰度 (HD) 及标准清晰度 (SD) 格式。 （VSK 仅为演示平台。）

本指南介绍了 VIODC Verilog 回路演示设计的演示及运行方法。 这些设计可作为使用 Verilog 创建卓越的 VIODC 应用的起点。 本指南还描述了如何将 PicoBlaze™ 用于初始化每个器件上的 I2C 接口。

本快速入门指南提供了视频入门套件的内容简介，并描述了该套件提供的 Xilinx 软件的安装方法。 本技术文档详细介绍了如何连接您的视频入门套件进行诊断初始设定。

本用户指南提供了有关视频输入/输出子卡、子卡的视频硬件接口及图像传感器相机的详细信息。

设计文件:

• viodc_layout.pdf
• viodc_layout.pdf
• viodc_schematic.pdf
• viodc_schematic.pdf

本技术文档详细介绍了包含在视频入门套件中的 MPEG-4 Part 2 解码器演示系统的实现与用法。 本设计可用作 FPGA 实现的视频解压演示，或作为有兴趣自己构建系统的人所使用的开发平台。

本用户指南提供关于套件技术要求、使用 System Generator 的软件环境、所支持的特性及基于 System Generator 的设计实例的详细信息。